Desenvolvimento de um módulo de cálculo de disparidade para sistemas de visão estéreo em FPGA

Abstract

Este trabalho apresenta o desenvolvimento e a implementação, em VHDL e FPGA, de um módulo dedicado ao cálculo de disparidade para sistemas visão estéreo densa, voltado a aplicações que exigem alta taxa de processamento e operação em tempo real. A proposta explora o paralelismo intrínseco dos FPGAs para acelerar o processo de correspondência entre imagens estéreo por meio do método SAD. A arquitetura é organizada em pipeline e dividida em módulos independentes para armazenamento dos pixels de linhas, formação de janelas, cálculo simultâneo das métricas de similaridade e seleção da disparidade mínima. Essa estrutura permite que o sistema processe continuamente fluxos de pixels, produzindo um valor de disparidade por ciclo de clock após o preenchimento inicial das janelas. A validação foi realizada por meio de simulações no ModelSim, utilizando imagens estéreo provenientes de um banco de imagens amplamente utilizado na área. As simulações confirmaram a operação correta dos blocos, a sincronização do pipeline e a coerência geométrica da disparidade calculada: objetos próximos apresentaram maiores deslocamentos, enquanto regiões distantes exibiram valores menores. A comparação com a ferramenta Machine Vision Toolbox evidenciou forte correspondência entre os resultados obtidos em hardware e aqueles gerados em software. A análise de desempenho mostrou que o circuito pode operar com frequência máxima aproximada de 45 MHz, o que permite processar mais de 140 quadros por segundo em resolução VGA, superando as taxas típicas de câmeras embarcadas. Embora o consumo de recursos lógicos seja elevado devido ao paralelismo completo, o projeto permanece viável para FPGAs de médio e grande porte. Os resultados demonstram que a arquitetura desenvolvida é eficiente, robusta e adequada para aplicações embarcadas de percepção tridimensional, oferecendo base sólida para aprimoramentos futuros, como otimização de recursos, uso de métricas mais robustas e integração com módulos reais de captura.

This work presents the development and implementation, in VHDL and on an FPGA, of a dedicated module for disparity calculation in dense stereo vision systems, targeting applications that require high processing throughput and real-time operation. The proposed design leverages the intrinsic parallelism of FPGAs to accelerate the stereo image matching process using the SAD method. The architecture is organized as a pipeline and divided into independent modules for line-pixel buffering, window formation, simultaneous computation of similarity metrics, and minimum-disparity selection. This structure enables continuous pixel-stream processing, producing one disparity value per clock cycle after the initial window filling. Validation was carried out through simulations in ModelSim, using stereo images from a widely adopted dataset in the field. The simulations confirmed the correct operation of the blocks, pipeline synchronization, and geometric consistency of the computed disparity: closer objects exhibited larger shifts, while distant regions showed smaller values. A comparison with the Machine Vision Toolbox demonstrated strong correspondence between the hardware-generated results and those obtained in software. Performance analysis showed that the circuit can operate at a maximum frequency of approximately 45 MHz, allowing the processing of more than 140 frames per second at VGA resolution, surpassing the typical frame rates of embedded cameras. Although the logical-resource usage is high due to full parallelism, the design remains feasible for medium- and large-scale FPGAs. The results demonstrate that the developed architecture is efficient, robust, and suitable for embedded 3D perception applications, providing a solid foundation for future improvements such as resource optimization, adoption of more robust metrics, and integration with real capture modules.