Modelo VERILOG-A de portas lógicas CMOS para reduzir tempo de simulação em SPICE e outros simuladores elétricos

Abstract

Este trabalho apresenta o desenvolvimento e a validação de um modelo comportamental em VERILOG-A para a representação de portas lógicas CMOS, tendo como objetivo reduzir o tempo de simulação em simuladores SPICE. O estudo foi baseado no modelo compacto ACM2, utilizando seus parâmetros DC para a caracterização de transistores nMOS e pMOS da tecnologia TSMC 180 nm. Inicialmente, foram extraídos e analisados os parâmetros dos dispositivos, permitindo a avaliação de suas características elétricas. Em seguida, foi estudada a equivalência elétrica de transistores nMOS associados em série, verificando-se a capacidade de um dispositivo equivalente em reproduzir o comportamento da associação original. A partir desses resultados, foi desenvolvida uma descrição comportamental em VERILOG-A de uma porta lógica NAND baseada em um inversor equivalente, utilizando resistências de pull-up e pull-down para representar os caminhos de condução. O modelo desenvolvido foi comparado com uma implementação da porta NAND em nível de transistor por meio de simulações elétricas, apresentando comportamento de tensão de saída quase idêntico ao circuito de referência. A comparação do desempenho computacional também demonstrou redução no tempo de simulação, com ganhos relativos de 2,51 vezes para uma simulação de 1 μs e 2,66 vezes para uma simulação de 50 μs, além de uma redução no número de interações realizadas pelo simulador. Os resultados obtidos demonstram a viabilidade da utilização de modelos comportamentais em VERILOG-A baseados no ACM2 para representar portas lógicas CMOS, mantendo o comportamento elétrico analisado e reduzindo o custo computacional das simulações.