Plataforma co-design hardware/software para reconfiguração de coeficientes em DSP e avaliação experimental

Abstract

Este trabalho apresenta o desenvolvimento de uma plataforma de co-design hardware/- software para reconfiguração de coeficientes de filtros digitais e validação experimental de blocos de processamento digital de sinais em uma arquitetura SoC-FPGA. A plataforma utiliza o HPS para executar programas em Python responsáveis pelo envio de coeficientes, amostras e comandos de controle, enquanto a FPGA executa os blocos de processamento em hardware. A comunicação entre software e hardware é realizada por meio de registradores mapeados em memória, permitindo a configuração dos filtros em tempo de execução sem a necessidade de ressíntese da lógica programável. Como prova de conceito, foram implementados filtros digitais FIR e IIR, além de um filtro adaptativo baseado no algoritmo NLMS para identificação de sistemas. Os filtros FIR e IIR foram configurados como passa-baixas, com frequência de corte em torno de 10 kHz, e avaliados a partir de um sinal do tipo sweep variando de 500 Hz a 20 kHz. Os resultados obtidos em FPGA apresentaram comportamento compatível com os modelos de referência implementados em Python, com taxas efetivas de comunicação entre aproximadamente 1,10 Mb/s e 1,25 Mb/s. Para o algoritmo NLMS, foram avaliadas plantas de referência com coeficientes aleatórios e coeficientes baseados em uma janela de Hamming, permitindo analisar a evolução do erro e a convergência dos coeficientes estimados. Os resultados demonstram que a plataforma desenvolvida permite validar experimentalmente filtros digitais reconfiguráveis e algoritmos adaptativos em uma arquitetura SoC-FPGA, combinando a flexibilidade do software com o paralelismo e a eficiência temporal do hardware.

This work presents the development of a hardware/software co-design platform for coefficient reconfiguration of digital filters and experimental validation of digital signal processing blocks in a SoC-FPGA architecture. The platform uses the HPS to execute Python programs responsible for sending coefficients, samples, and control commands, while the FPGA executes the processing blocks in hardware. The communication between software and hardware is performed through memory-mapped registers, allowing the filters to be configured at runtime without requiring resynthesis of the programmable logic. As a proof of concept, FIR and IIR digital filters were implemented, as well as an adaptive filter based on the NLMS algorithm for system identification. The FIR and IIR filters were configured as low-pass filters, with a cutoff frequency around 10 kHz, and evaluated using a sweep signal ranging from 500 Hz to 20 kHz. The results obtained using the FPGA showed behavior compatible with the reference models implemented in Python, with effective communication rates between approximately 1.10 Mb/s and 1.25 Mb/s. For the NLMS algorithm, reference plants with random coefficients and coefficients based on a Hamming window were evaluated, allowing the analysis of the error evolution and the convergence of the estimated coefficients. The results demonstrate that the developed platform enables the experimental validation of reconfigurable digital filters and adaptive algorithms in a SoC-FPGA architecture, combining software flexibility with the parallelism and temporal efficiency of hardware.