Codificação e síntese de uma interface JTAG

Abstract

Com o crescimento exponencial da complexidade dos circuitos integrados, os processos de teste e validação tornaram-se etapas críticas e indispensáveis no desenvolvimento de sistemas digitais. Nesse contexto, o Design for Testability (DFT) surge como uma abordagem fundamental, voltada à inserção de estruturas e técnicas que aumentam a observabilidade e a controlabilidade dos sinais internos de um circuito, possibilitando a detecção e o diagnóstico de falhas de forma eficiente e confiável. Entre essas técnicas, destaca-se o conceito de Scan Path, que consiste na formação de cadeias de flip-flops interconectados capazes de realizar a transferência serial de dados entre os elementos lógicos do sistema. Essa metodologia permite o acesso e o monitoramento dos estados internos do circuito sem a necessidade de contato físico direto, reduzindo significativamente o tempo e o custo dos testes. A integração dos princípios de DFT e Scan Path resultou na padronização do protocolo JTAG, formalizado pela norma IEEE 1149.1 (IEEE, 2013), que define uma arquitetura universal de varredura de fronteira (Boundary-Scan). Essa padronização viabilizou, como mencionado em (CORELIS Inc., 2025) o desenvolvimento de sistemas de teste e depuração mais robustos, automatizados e escaláveis, consolidando o JTAG como uma das principais ferramentas de verificação e programação em circuitos Very Large Scale Integration (VLSI) modernos. Este trabalho apresenta a modelagem em Verilog Hardware Description Language (HDL) e a síntese para Field-Programmable Gate Array (FPGA) de uma interface Joint Test Action Group (JTAG) que implementa as instruções obrigatórias do padrão IEEE 1149.1 (IEEE, 2013). Para facilitar sua verificação, um somador de 8 bits com carry-out foi utilizado como dispositivo sob teste e sintetizado juntamente com a própria interface JTAG. A interface JTAG foi validada por meio de simulações em nível lógico, utilizando um somador de 8 bits como bloco a ser testado. Os resultados da síntese em FPGA também são apresentados.

With the exponential increase in the complexity of integrated circuits, the testing and validation process has become a critical, complex, and essential stage in the development of digital systems. In this context, Design for Testability (DFT) emerges as a fundamental approach aimed to inserting structures and techniques that improve the observability and controllability of internal circuit signals, enabling efficient and reliable fault detection and diagnosis. Among these techniques, the Scan Path concept stands out, which consists of forming chains of interconnected registers capable of transferring data serially among the logical elements of the system. This methodology allows access to and monitoring of internal states without the need for direct physical contact, reducing both testing time and cost. The integration of DFT and Scan Path principles culminated in the standardization of the JTAG protocol, formalized by the IEEE 1149.1 standard, which defines a universal boundary-scan architecture. This standardization enabled the development of more robust, automated, and scalable testing and debugging systems, consolidating JTAG as one of the main verification and programming tools in modern VLSI circuits. This work presents the Verilog HDL modeling and the synthesis for FPGA of a JTAG interface that implements the mandatory instructions of the IEEE 1149.1 standard. In order to allow for its verification, an 8-bit adder with carry-out was used as device under test and synthesized along with the JTAG interface itself. The JTAG interface was validated through logic-level simulations, assuming an 8-bit adder as device under test. FPGA synthesis results are also reported.