Modelo de simulação por passagem de mensagem para sistemas integrados com múltiplos núcleos

Abstract

A tecnologia que permite a integração de diversos processadores em um único chip (Multi-processor system-on-chip ? MPSoC) possui um papel central nos sistemas embarcados da atualidade. Para que um sistema baseado em MPSoC seja eficiente é necessário que a execução das aplicações faça uso de estratégias de processamento paralelo. O uso do padrão MPI (acrônimo de Message Passing Interface) para a comunicação de dados em computação paralela consiste em uma alternativa viável para MPSoCs embarcados. Neste contexto, esta Tese explora a modelagem do padrão MPI com vistas à Teoria de Filas, tendo como referência a implementação prévia em hardware de uma infraestrutura MPSoC. Para este propósito, foi desenvolvido uma infraestrutura MPSoC, cuja camada intermediária MPI interconecta uma NoC e processadores do MPSoC. A interface MPI permite o envio de 4kB de dados por mensagem MPI em uma rede Mesh 2x2 e garante a integridade da mensagem por meio de Soma e Verificação dos dados. Foram implementados dois testes clássicos para a verificação da correta integridade da solução: o cálculo do valor p e o problema do Jantar dos Filósofos. Resultados experimentais mostram uma aproximação precisa das respostas apresentadas pelo MPSoC modelado permitindo o planejamento, avaliação e adequado dimensionamento de um projeto MPSoC em hardware. Resultados de simulação de latência e vazão do modelo analítico demonstraram precisão quando comparado com os resultados experimentais da infraestrutura em hardware.

Abstract: The technology that allows the integration of several processors on a single chip (Multiprocessor system-on-chip, MPSoC) plays a central role in today?s embedded systems. In order to guarantee an MPSoC based system?s efficiency, it is necessary that the execution of such applications use parallel processing strategies. The use of the MPI standard (acronym for Message Passing Interface) for the communication of data in parallel computing consists in a viable alternative for embedded MPSoCs. This Thesis deals with the MPI standard modelling associated to the Queueing Theory, taking as a reference the previous implementation of a MPSoC infrastructure in hardware. Thus, it was implemented a MPSoC infrastructure whose MPI middleware interconnects a NoC and MPSoC?s processors. The MPI interface allows the system to send 4kB data per MPI message in a Mesh 2x2 network and guarantees the integrity of the message by Data Checksum. Two classical tests were implemented in order tocheckthe correct integrity of the solution: the calculus of p and the The Dining Philosophers? Problem. Experimental results show a quite accurate response by the modelled MPSoC, which allows the planning, evaluation and adequate measuring of a MPSoC project in hardware. Results of latency simulation and flow of the analytical model presented precision when compared to the experimental results of the infrastructure in hardware.