Paralelismo em análise de timing estática

Abstract

O presente trabalho visa estudar o uso de programação paralela aplicada à Análise de Timing Estática (STA), uma técnica utilizada para estimar o atraso de um circuito durante a etapa de síntese física. O estudo envolve a identificação de oportunidades de paralelismo e possíveis melhorias na estrutura de dados para aprimorar a solução paralela. Por fim, o trabalho inclui o desenvolvimento de soluções paralelas com base no ferramental desenvolvido no Laboratório de Computação Embarcada (ECL) da Universidade Federal de Santa Catarina (UFSC).