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Abstract:
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Esta tese aborda o desenvolvimento e a implementação de técnicas de processamento largamente linear (LL) aplicadas aos problemas de equalização treinada e equalização cega do canal de comunicação. O processamento largamente linear vem se mostrando uma técnica de grande interesse de pesquisa, pois, sob algumas condições, leva a um desempenho muito superior às técnicas lineares convencionais de equalização, predição, formatação de feixe entre outras aplicações, com custo computacional reduzido. Inicialmente, este documento apresenta a fundamentação teórica do processamento largamente linear onde revisamos os conceitos de sinal impróprio, ruído duplamente branco, circularidade e outros. Em seguida, com base nestes conceitos, apresentamos exemplos de sinais reais e complexos que são não-circulares onde o processamento largamente linear pode, portanto, ser aplicado vantajosamente. Investigamos as propriedades dos equalizadores largamente lineares cujo desempenho é superior ao dos equalizadores lineares, tanto em relação à complexidade computacional quanto à compensação dos efeitos do canal. Nesse estudo, incluímos o cálculo do atraso ótimo de equalização e aliamos a técnica multi-split aos equalizadores largamente lineares com o objetivo de obter uma maior taxa de convergência e um menor erro de convergência sem elevar muito o custo computacional. Um dos principais resultados obtidos é o desenvolvimento de um novo equalizador cego baseado em um filtro de erro de predição largamente linear (FEPLL). Este novo equalizador, em contraste com a equalização usando um filtro de erro de predição linear (FEPL), é capaz de equalizar canais de fase não-mínima, inclusive aqueles com nulos espectrais. Adaptamos os algoritmos LMS (com passo fixo ou variável) e RLS para o uso com este equalizador LL. Usando um conjunto de FEPLL obtivemos uma solução de equalização cega mais robusta e de melhor desempenho que a conseguida por um único FEPLL. Parte do trabalho teórico desenvolvido (equalizador largamente linear e FEPLL de passo fixo) foi implementado em FPGA. Todas as propostas desta tese foram validadas por meio de simulações de Monte Carlo. |
