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Abstract:
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A presente dissertação visa estudar o comportamento e operação de circuitos lógicos CMOS de (ultra)-baixo consumo. Envolve o dimensionamento dos transistores NMOS e PMOS que compõem os circuitos, a determinação da melhor tensão de alimentação e técnicas de polarização do poço, visando o balanceamento dos tempos de subida e descida dos circuitos e evitar desperdício de energia. Para isso, são desenvolvidas formulações analíticas para a função de transferência DC, tempos de transiente e dissipação de potência de portas lógicas estáticas. A análise do descasamento dos transistores e do efeito da dispersão tecnológica são avaliados para que se possa evitá-los ou minimizá-los. Com este intuito, técnicas de polarização do substrato são empregadas e dois circuitos de compensação são propostos. Validação das técnicas empregadas é feita com diversos circuitos e portas lógicas, através de simulações, em circuitos com componentes discretos e na forma de elementos testes em um circuito integrado fabricado especialmente para este propósito, nas tecnologias AMIS 1,5µm e TSMC 0,35µm. |
