Protótipo discreto de circuito de captura de fase (PLL)

Abstract

PLLs são sistemas de controle realimentados nos quais a frequência do sinal de saída é múltipla da frequência de um sinal de referência. PLLs são frequentemente utilizados em aplicações de comunicação, RF, processamento de sinais, entre outras. Os blocos que tipicamente compõem o PLL são um oscilador de referência, um detector de fase, um filtro passa-baixas, um oscilador controlado por tensão (VCO) e um divisor de frequências. Este trabalho buscou simular um PLL no software Simulink e implementá-lo com componentes discretos em protoboard. O sinal de referência foi gerado por um oscilador a cristal de 32,768 kHz. O detector de fase utilizado foi baseado em uma porta lógica XOR, o VCO em um oscilador em anel polarizado por corrente controlada por tensão e o divisor de frequências em dois contadores com fator de multiplicação 27, resultando em uma frequência de saída de 4,19 MHz. Para o filtro, duas topologias diferentes foram utilizadas, bem como múltiplas frequências de corte para a primeira. As faixas de retenção e captura foram estimadas em 7,19 kHz e 6,15 kHz, respectivamente. Simulações iniciais foram realizadas com parâmetros arbitrários, que foram readequados conforme os blocos eram montados e analisados experimentalmente. Por fim, foram feitas comparações entre os resultados obtidos na simulação e no PLL montado, tanto para blocos individuais quanto para o sistema como um todo.

PLLs are feedback control systems in which the frequency of the output signal is a multiple of the frequency of a reference signal. Such systems are frequently used in communications applications, RF, signal processing, etc. The blocks which the PLL typically consists of are a reference oscillator, a phase detector, a low-pass filter, a voltage-controlled oscillator (VCO) and a frequency divider. This thesis sought to simulate a PLL in the software Simulink and implement it with discrete components on a protoboard. The reference signal was generated by a crystal oscillator with 32.768 kHz. The phase detector utilized was based on an XOR logic gate, the VCO on a ring oscillator with a bias current controlled by voltage and the frequency divider on two counters with a multiplication factor of 27, resulting in an output frequency of 4.19 MHz. For the filter, two different topologies were used, as well as multiple cut-off frequencies for the first one. The hold range and acquisition range were estimated as 7.19 kHz and 6.15 kHz, respectively. Initial simulations were run with arbitrary parameters, which were then readjusted as blocks were assembled and analyzed experimentally. Finally, comparisons were made between results obtained in the simulation and in the assembled PLL, both for individual blocks and for the system as a whole.