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Com o avanço da miniaturização dos transistores, o desenvolvimento de Circuitos Inte
grados (CIs) de baixo consumo e alta eficiência exige a caracterização precisa de seus
blocos críticos. No design de CIs digitais, as memórias comumente dominam a área total
do chip e definem parâmetros essenciais, como consumo de potência e atraso máximo.
Neste contexto, o trabalho desenvolveu procedimentos e ferramentas para o projeto de
memórias custom, possibilitando a verificação funcional e a extração de parâmetros pri
mários via simulações mixed-signal. Especificamente, foram desenvolvidos dois blocos de
memória SRAM na tecnologia TSMC 65nm, utilizando uma célula de 9 transistores, um
deles com aplicação em um processador com core RISC-V, atuando como memória de
instruções e de dados, e outro para um bloco de comunicação USB. O foco principal
reside na validação e caracterização desses blocos, obtidos nos resultados das simulações
mixed-signal e utilizando a ferramenta de caracterização de memórias da Cadence, Li
berateMX. Ademais, foram comparados os resultados obtidos de área, potencia, leakage
e atraso, com discussão das divergências entre os resultados das duas abordagens. Uma
das memórias possui capacidade de armazenamento de 64B ocupa 2845,85µm2 de área,
consome em média 17,29µW de potência, tem leakage de aproximadamente 73,4nW e
atraso critico de 1,256ns, enquanto a segunda possui capacidade de armazenamento 2kB,
ocupa 60000µm2 de área, consome em média 50,10µW, tem leakage de aproximadamente
1739,4nW e atraso critico de 4,991ns |
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