Otimização de Etapas do Fluxo de Síntese de Circuitos Integrados Explorando Técnicas de Aprendizado de Máquina

Abstract

Este trabalho explora duas abordagens a nível de circuito para aproximação em comparadores, uma utilizando subtratores e full adders (FAs) aproximados e outra baseada em circuitos de comparação dedicados, nomeadamente Approximate Dedicated Comparators (ADC). Estes circuitos foram avaliados em ambiente de Machine Learning, utilizando tecnologia FinFET de 7nm, com foco em redução da dissipação de potência quando comparado a implementações convencionais exatas de comparadores em hardware, tanto utilizando subtratores como cirucitos dedicados. As aproximações a nível de portas lógicas propostas para os comapradores dedicados obtiveram bom desempenho no Power Delay Product (PDP) com o lado negativo de apresentarem altas taxas de erro nas versões avaliadas ADC3/4/5/6. Os melhores resultados encontrados foram do comparador AMA2, com 92% de redução no PDP, e no ADC2, que apresentou quase 50% de redução no PDP com a menor taxa de erro dentre todos os comparadores aproximados. O impacto da aproximação foi então analisado no C5.0 Decision Tree classification model, o qual apresentou bons resultados na maior parte das aproximação, com saídas praticamente exatas para a maioria dos casos. Os resultados demonstram que, em geral, a adoção destas arquiteturas aproximadas pode trazer eficiência energética sem colocar em cheque a qualidade da saída, e mesmo melhorar a precisão para alguns casos.