<?xml version="1.0" encoding="UTF-8"?><rdf:RDF xmlns="http://purl.org/rss/1.0/" xmlns:rdf="http://www.w3.org/1999/02/22-rdf-syntax-ns#" xmlns:dc="http://purl.org/dc/elements/1.1/">
<channel rdf:about="https://repositorio.ufsc.br/handle/123456789/274872">
<title>Departamento de Engenharia Elétrica e Eletrônica</title>
<link>https://repositorio.ufsc.br/handle/123456789/274872</link>
<description/>
<items>
<rdf:Seq>
<rdf:li rdf:resource="https://repositorio.ufsc.br/handle/123456789/277000"/>
<rdf:li rdf:resource="https://repositorio.ufsc.br/handle/123456789/276850"/>
<rdf:li rdf:resource="https://repositorio.ufsc.br/handle/123456789/276637"/>
<rdf:li rdf:resource="https://repositorio.ufsc.br/handle/123456789/276481"/>
</rdf:Seq>
</items>
<dc:date>2026-10-18T15:45:52Z</dc:date>
</channel>
<item rdf:about="https://repositorio.ufsc.br/handle/123456789/277000">
<title>Plataforma Co-Design Hardware/Software para Reconfiguração de Coeficientes em DSP</title>
<link>https://repositorio.ufsc.br/handle/123456789/277000</link>
<description>Plataforma Co-Design Hardware/Software para Reconfiguração de Coeficientes em DSP
Ferreira, Rafael
Este trabalho apresenta o desenvolvimento de uma plataforma de co-design hardware/software para reconfigurar filtros digitais em tempo de execução e validar experimentalmente blocos de processamento digital de sinais (DSP) em uma arquitetura SoC-FPGA. Implementada na placa DE10-Standard, a plataforma combina um processador ARM, responsável pela execução de programas em Python, com a lógica programável da FPGA, responsável pelo processamento dos sinais. A comunicação ocorre por meio de registradores mapeados em memória, pelos quais o software envia coeficientes, amostras e comandos de controle, além de coletar os resultados. Essa estrutura permite alterar os coeficientes sem ressintetizar a lógica programável. Como prova de conceito, foram implementados filtros FIR e IIR e um filtro adaptativo baseado no algoritmo NLMS para identificação de sistemas. Os filtros FIR e IIR foram configurados como passa-baixas, com frequência de corte próxima de 10 kHz, e avaliados com um sinal de varredura de 500 Hz a 20 kHz. As respostas obtidas na FPGA foram compatíveis com as dos modelos de referência em Python, com taxas efetivas de comunicação entre aproximadamente 1,10 Mb/s e 1,25 Mb/s. Para o NLMS, foram utilizadas plantas de referência com coeficientes aleatórios e coeficientes baseados em uma janela de Hamming, a fim de avaliar a evolução do erro e a convergência dos coeficientes estimados. Os experimentos demonstram que a plataforma permite configurar e testar filtros reconfiguráveis e algoritmos adaptativos no hardware físico, integrando a flexibilidade do software à execução dos blocos de processamento na FPGA.
Tecnologia e inovação
</description>
<dc:date>2026-10-03T00:00:00Z</dc:date>
</item>
<item rdf:about="https://repositorio.ufsc.br/handle/123456789/276850">
<title>Modelo VERILOG-A de portas lógicas CMOS para reduzir tempo de simulação em SPICE e outros simuladores elétricos</title>
<link>https://repositorio.ufsc.br/handle/123456789/276850</link>
<description>Modelo VERILOG-A de portas lógicas CMOS para reduzir tempo de simulação em SPICE e outros simuladores elétricos
Braun, Felipe
Este trabalho apresenta o desenvolvimento e a validação de um modelo comportamental em VERILOG-A para a representação de portas lógicas CMOS, tendo como objetivo reduzir o tempo de simulação em simuladores SPICE. O estudo foi baseado no modelo compacto ACM2, utilizando seus parâmetros DC para a caracterização de transistores nMOS e pMOS da tecnologia TSMC 180 nm. Inicialmente, foram extraídos e analisados os parâmetros dos dispositivos, permitindo a avaliação de suas características elétricas. Em seguida, foi estudada a equivalência elétrica de transistores nMOS associados em série, verificando-se a capacidade de um dispositivo equivalente em reproduzir o comportamento da associação original. A partir desses resultados, foi desenvolvida uma descrição comportamental em VERILOG-A de uma porta lógica NAND baseada em um inversor equivalente, utilizando resistências de pull-up e pull-down para representar os caminhos de condução. O modelo desenvolvido foi comparado com uma implementação da porta NAND em nível de transistor por meio de simulações elétricas, apresentando comportamento de tensão de saída quase idêntico ao circuito de referência. A comparação do desempenho computacional também demonstrou redução no tempo de simulação, com ganhos relativos de 2,51 vezes para uma simulação de 1 μs e 2,66 vezes para uma simulação de 50 μs, além de uma redução no número de interações realizadas pelo simulador. Os resultados obtidos demonstram a viabilidade da utilização de modelos comportamentais em VERILOG-A baseados no ACM2 para representar portas lógicas CMOS, mantendo o comportamento elétrico analisado e reduzindo o custo computacional das simulações.
Tecnologia e inovação
</description>
<dc:date>2026-09-23T00:00:00Z</dc:date>
</item>
<item rdf:about="https://repositorio.ufsc.br/handle/123456789/276637">
<title>Projeto e implementação de um inversor ponte completa bidirecional de 1kw utilizando semicondutores sic</title>
<link>https://repositorio.ufsc.br/handle/123456789/276637</link>
<description>Projeto e implementação de um inversor ponte completa bidirecional de 1kw utilizando semicondutores sic
Quirino, Lucca Pereira Parenti
Este trabalho descreve o projeto, a implementação física e a validação experimental de um inversor full-bridge bidirecional conectado à rede, empregando semicondutores de Carbeto de Silício (SiC). O fluxo de desenvolvimento abrangeu a modelagem, com modulação SPWM3L unipolar e simulação do conversor (PLECS e MATLAB), o roteamento da placa de circuito impresso com foco na minimização de indutâncias parasitas (Altium Designer) e a programação do controle digital utilizando o DSP da Texas Instruments F280049C. Durante a fase de comissionamento em malha aberta, o protótipo processou a potência nominal de 1,02 kW de forma estável, convertendo 400 VDC do barramento para 215,6 VAC RMS a 60 Hz. A síntese da tensão AC, associada à filtragem por um filtro LCL split-capacitor, resultou em uma Distorção Harmônica Total (THD) de aproximadamente 1,6% e fator de potência unitário. Os resultados validam a robustez do hardware e do firmware desenvolvidos para operações em alta frequência de comutação (60 kHz).
Promoção da igualdade, fortalecimento da democracia e governança
</description>
<dc:date>2026-09-19T00:00:00Z</dc:date>
</item>
<item rdf:about="https://repositorio.ufsc.br/handle/123456789/276481">
<title>Estudo numérico da aplicação de eletroporação no tratamento de câncer anal</title>
<link>https://repositorio.ufsc.br/handle/123456789/276481</link>
<description>Estudo numérico da aplicação de eletroporação no tratamento de câncer anal
Matheus, Matheus da Fontoura Gonçalves
A eletroporação consiste na aplicação de pulsos elétricos de curta duração e alta&#13;
intensidade que aumentam temporariamente a permeabilidade da membrana celular. Associada&#13;
ao quimioterápico bleomicina, dá origem à eletroquimioterapia (EQT), tratamento&#13;
oncológico de alta seletividade, boa eficácia e baixa toxicidade. Este relatório apresenta&#13;
os resultados do estudo numérico, por Método de Elementos Finitos (MEF) no software&#13;
COMSOL Multiphysics, da distribuição de campo elétrico em um caso de neoplasia perianal&#13;
canina (Tumor Venéreo Transmissível), tratado clinicamente com EQT pelo grupo do&#13;
IEB-UFSC. Modelou-se a condutividade elétrica dependente do campo, σ(E), segundo&#13;
a formulação sigmoide proposta por Sel et al. (2005) e utilizada em trabalhos anteriores&#13;
do laboratório, avaliando-se a configuração de eletrodo de agulhas paralelas tanto&#13;
na aplicação direta sobre o tumor quanto na região correspondente à margem cirúrgica&#13;
após eventual debulking. Os resultados indicam que a configuração de agulhas é capaz de&#13;
manter o campo elétrico acima do limiar de eletroporação reversível (Erev) na extensão&#13;
do tumor e na margem de segurança de 2,0 cm considerada na literatura clínica, sem&#13;
indícios de dano irreversível a estruturas adjacentes de interesse, como o esfíncter anal.&#13;
A simulação foi calibrada e comparada ao desfecho clínico real do caso, que apresentou&#13;
remissão completa após 40 dias, reforçando o uso do modelo in silico como ferramenta de&#13;
planejamento para a EQT.
Sustentabilidade, saúde e qualidade de vida
</description>
<dc:date>2026-08-03T00:00:00Z</dc:date>
</item>
</rdf:RDF>
