Desenvolvimento de um sistema SDR baseado em modelagem em Python e implementação em HDL para FPGA
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| dc.contributor |
Universidade Federal de Santa Catarina. |
pt_BR |
| dc.contributor.advisor |
Becker, Leandro Buss |
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| dc.contributor.author |
Franz, Samuel H. |
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| dc.date.accessioned |
2026-07-20T18:43:38Z |
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| dc.date.available |
2026-07-20T18:43:38Z |
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| dc.date.issued |
2026-07-08 |
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| dc.identifier.uri |
https://repositorio.ufsc.br/handle/123456789/274519 |
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| dc.description |
TCC (graduação) - Universidade Federal de Santa Catarina, Centro Tecnológico, Engenharia de Controle e Automação. |
pt_BR |
| dc.description.abstract |
A comunicação por rádio desempenha papel fundamental em missões espaciais baseadas em pequenos satélites, como os CubeSats desenvolvidos pelo SpaceLab da Universidade Federal de Santa Catarina (UFSC), nas quais a confiabilidade dos subsistemas de telecomunicação é essencial. Um dos principais desafios no desenvolvimento desses subsistemas é garantir que uma implementação em hardware, descrita em VHDL, reproduza corretamente o comportamento de um algoritmo previamente especificado em software, sobretudo quando o sistema é composto por múltiplos blocos encadeados e a verificação só ocorre ao final da integração completa, dificultando a localização de eventuais divergências. Para lidar com esse problema, este trabalho propõe e aplica uma metodologia de desenvolvimento baseada em golden model, na qual um sistema de Rádio Definido por Software (SDR) simplificado é primeiramente modelado e validado em Python, servindo como referência funcional para a reimplementação do receptor em linguagem de descrição de hardware (VHDL) destinada à execução em FPGA. Cada um dos sete blocos do receptor (demapeamento BPSK, detecção de syncword, descrambler LFSR, decodificação de Viterbi, verificação CRC-8, remoção de zero padding e deframer ) foi desenvolvido e validado de forma incremental e isolada, por meio de testbenches que reutilizam diretamente os vetores de estímulo e saída esperada gerados pelo modelo em Python, antes da integração no pipeline completo. A validação foi realizada por simulação comportamental no Vivado 2019.1, sem falhas registradas, e com recuperação correta de uma mensagem de teste pelo pipeline integrado. Os resultados obtidos demonstram que a metodologia baseada em golden model permite identificar e corrigir divergências de forma isolada em cada bloco, reduzindo o esforço de depuração na etapa de integração e contribuindo para o desenvolvimento de sistemas de comunicação digital mais confiáveis para aplicações embarcadas espaciais |
pt_BR |
| dc.format.extent |
97 |
pt_BR |
| dc.language.iso |
por |
pt_BR |
| dc.publisher |
Florianópolis, SC. |
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| dc.rights |
Open Access. |
en |
| dc.subject |
Rádio Definido por Software |
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| dc.subject |
FPGA |
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| dc.subject |
VHDL |
pt_BR |
| dc.subject |
Golden Model |
pt_BR |
| dc.title |
Desenvolvimento de um sistema SDR baseado em modelagem em Python e implementação em HDL para FPGA |
pt_BR |
| dc.type |
TCCgrad |
pt_BR |
| dc.contributor.advisor-co |
Bezerra, Eduardo Augusto |
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