Reliability enhanced microprocessor architecture for the on-board computer of future satellites

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Reliability enhanced microprocessor architecture for the on-board computer of future satellites

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dc.contributor Universidade Federal de Santa Catarina
dc.contributor.advisor Bezerra, Eduardo Augusto
dc.contributor.author Villa, Paulo Ricardo Cechelero
dc.date.accessioned 2019-03-28T15:19:01Z
dc.date.available 2019-03-28T15:19:01Z
dc.date.issued 2018
dc.identifier.other 355759
dc.identifier.uri https://repositorio.ufsc.br/handle/123456789/194234
dc.description Tese (doutorado) - Universidade Federal de Santa Catarina, Centro Tecnológico, Programa de Pós-Graduação em Engenharia Elétrica, Florianópolis, 2018.
dc.description.abstract Processadores soft-core embarcados são a solução usual para lidar com interconexão de comunicação e dados dentro de FPGAs. Tarefas altamente paralelas implementadas em blocos de IP podem ser facilmente integradas com processadores durante o fluxo de desenvolvimento de FPGAs. No entanto, ao desenvolver aplicações espaciais, o projetista deve considerar os efeitos da radiação ionizante, principalmente sob a forma de SEUs. Os SEUs podem afetar os elementos de memória da aplicação, no qual o processador soft-core depende para funcionar corretamente. A maioria das técnicas de mitigação de SEUs em FPGAs são baseadas em redundância espacial de hardware. Notavelmente, a TMR é a mais comum. Quando implementado corretamente, o TMR pode mascarar erros únicos e detectar erros duplos. Em contrapartida, uma abordagem de tolerância a falhas muitas vezes negligenciada é usar redundância temporal. No caso de SEUs, ao reescrever um valor incorreto dentro de um registrador do processador pode restaurar o correto funcionamento do sistema. Este processo é feito ao custo do tempo de processamento em vez de replicação de hardware. Esta tese apresenta uma técnica de tolerância a falhas, baseada no conceito de redundância temporal, com pontos de inspeção e recuperação para processadores soft-core. A arquitetura modificada proposta é voltada para sistemas embarcados para aplicações espaciais, com base em FPGAs. Nossos resultados experimentais mostram que a técnica CR é uma alternativa válida para TMR e até DMR, especialmente quando se considera a área de lógica limitada e o requisito de energia presente em um satélite. Os resultados têm níveis de confiabilidade comparáveis às técnicas mais convencionais de tolerância a falhas. Além disso, nossa abordagem não requer modificações no código-fonte ou compilador do software.
dc.description.abstract Abstract : Embedded soft-core processors are the usual solution to deal with network and data communications inside FPGA. High-parallel tasks implemented in IP-blocks can be easily integrated with processors during the FPGA development flow. However, when developing space-based applications, the designer must consider the effects of ionizing radiation, mainly in the form of SEU. SEU can affect user flip-flops and memory where the soft-core processor relies on to function properly. The majority of techniques for mitigation of SEU on FPGA are based on hardware spatial-redundancy. Notably, TMR is the most common. When implemented correctly, TMR can mask single-errors and detected-double errors. In contrast, an often neglected fault-tolerance approach is to use time-redundancy. In the case of SEU, when rewriting an erroneous value inside a processor register can restore the system correctness. This process is done at the cost of processing time instead of hardware replication. This thesis presents a fault-tolerance technique, based on the concept of temporal redundancy, with checkpoints and recovery for soft-core processors. The proposed modified architecture is aimed at embedded systems for spatial applications, based on FPGA. Our experimental results show that the CR technique is a valid alternative to TMR and even DMR, especially when considering limited logic area and power budget present on a satellite. The results have comparable levels of reliability to the more conventional fault-tolerance techniques. Additionally, our approach does not require modifications to the software source code or compiler. en
dc.format.extent 118 p.| il., gráfs.
dc.language.iso eng
dc.subject.classification Engenharia elétrica
dc.subject.classification Tolerância a falha (Engenharia)
dc.title Reliability enhanced microprocessor architecture for the on-board computer of future satellites
dc.type Tese (Doutorado)
dc.contributor.advisor-co Vargas, Fabian Luis


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