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Esta dissertação apresenta o projeto de um circuito Prescaler Dual-Modulus 8/9 (PDM), projetado para a tecnologia TSMC 0.18um, cujo interesse principal é o ultra-baixo consumo de potência. Serão apresentadas duas propostas de PDM, uma com o total objetivo de se obter o menor consumo, e outra com uma proposta de se obter uma freqüência de funcionamento máximo, porém sem perder o compromisso com o baixo consumo. Esta segunda proposta de PDM deve-se ao fato de serem largamente usados em circuitos PLL, onde se exige aplicações em freqüências mais elevadas. O regime de funcionamento dos transistores é de inversão fraca. Operando neste regime, se tornam muito susceptíveis a quaisquer variações dos parâmetros tecnológicos, tanto intrachip quanto interchip. Como solução, é realizado um estudo de três topologias de circuitos compensadores e proposta uma quarta topologia. Esta topologia proposta visa expandir a faixa de tensão de alimentação, a qual os transistores possam suportar sem que haja o risco de danificá-los. A compensação será feita através da técnica de polarização do substrato e do poço dos transistores, de modo que a tensão de polarização possa corrigir qualquer variação de Vt, Vdd ou até mesmo da temperatura. Foram utilizados simuladores de circuitos elétricos para obtenção dos resultados, e estes confirmaram os resultados satisfatórios dos projetos propostos. This dissertation presents the design of a Prescaler Dual-Modulus (PDM) circuit, designed for TSMC 0.18um technology, whose main interest is ultra-low power consumption. Two proposals for PDM's will be presented, one with the objective of obtaining ultra-low power consumption, and the other one with the aim of obtaining a higher maximum frequency, however without compromising the low power consumption. PDM circuits have a potencially wide use in PLL circuits, which demands appliance in high frequencies. The operation of the transistors is weak inversion. Operating in this regimen, they become very susceptible to any variations in the technological parameters, both intrachip and interchip. A solution, a study of three topologies of compensating circuits was carried out, and a fourth topology was proposed. This proposed topology aims at expanding the range of voltage supported by the transistors without a risk of damaging them. The compensation will be carried out through the technique of bulk bias of the transistors, in such a way the bias voltage can correct any variation in Vt, Vdd or even the temperature. Circuits simulators were used to obtain the results, and they were found to be very satisfactory. |
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