https://repositorio.ufsc.br/handle/123456789/7451 2026-09-05T21:09:09Z 2026-09-05T21:09:09Z Camilo, Sofia Schneider https://repositorio.ufsc.br/handle/123456789/274498 2026-07-20T13:25:24Z 2026-07-16T00:00:00Z

Low-cost impedance meter using a digital lock-in amplifier Camilo, Sofia Schneider A Tomografia por Impedância Elétrica (TIE) é uma técnica de imagem não invasiva amplamente utilizada em aplicações biomédicas, como no monitoramento da ventilação pulmonar e no imageamento de culturas celulares, porém sua aplicação é comumente limitada pelo alto custo dos medidores de impedância necessários para seu funcionamento. Para facilitar o acesso a esta tecnologia, este trabalho apresenta o desenvolvimento de um medidor de impedância de baixo custo utilizando um microcontrolador. A solução proposta utiliza o RP2040 em conjunto com um inovador algoritmo de amplificador lock-in digital (LIA) baseado em subtração. Essa abordagem elimina a necessidade de processadores de sinal digital (DSPs) caros ao substituir operações de ponto flutuante por simples subtrações. O sistema foi validado experimentalmente medindo capacitâncias na faixa de 2.2 nF a 47 μF, e comparando os resultados com um medidor LCR comercial devidamente calibrado. Os resultados demonstraram um erro relativo mínimo de 1, 21% na faixa de operação avaliada, com a maior precisão ocorrendo próximo ao ponto ideal projetado teoricamente de 32 nF. Embora a prova de conceito tenha sido bem-sucedida, o desempenho atual do dispositivo possui limitações em relação à resolução efetiva limitada (ENOB de 8,7 bits) do conversor analógico-digital (ADC) do RP2040 e ao atraso de fase na amostragem induzido pelo modo sequencial (round-robin). O trabalho conclui que, com a implementação de um ADC dedicado e o aumento da frequência de referência utilizada para o LIA, a arquitetura é altamente promissora para futuras aplicações na escala de picofarads.; Electrical Impedance Tomography (EIT) is a widely used noninvasive imaging technique in biomedical applications, such as lung ventilation monitoring and cell culture imaging, but its application is commonly hindered by the high cost of the impedance meters required for its operation. To facilitate access to this technology, this work presents the development of a low-cost impedance meter using a microcontroller. The proposed solution utilizes the RP2040 alongside an innovative subtraction-based digital lock-in amplifier (LIA) algorithm. This approach eliminates the need for expensive digital signal processors (DSPs) by replacing floating-point operations with simple subtractions. The system was experimentally validated by measuring capacitances ranging from 2.2 nF to 47 μF, and comparing the results with a properly calibrated commercial LCR meter. The results demonstrated a minimum relative error of 1.21% across the evaluated operating range, with the highest accuracy occurring near the theoretically projected optimal point of 32 nF. Although the proof of concept was successful, the current performance of the device has limitations regarding the limited effective resolution (8.7-bit ENOB) of the RP2040’s analog-to-digital converter (ADC) and the sampling phase delay induced by the sequential (round-robin) mode. The work concludes that, with the implementation of a dedicated ADC and an increase in the reference frequency used for the LIA, the architecture is highly promising for future applications on the picofarad scale. TCC (graduação) - Universidade Federal de Santa Catarina, Centro Tecnológico, Engenharia Eletrônica.

2026-07-16T00:00:00Z Mesquita, Vinícius Coscarelli https://repositorio.ufsc.br/handle/123456789/274418 2026-07-16T19:29:30Z 2026-07-14T00:00:00Z

Análise de desempenho e influência da geração solar fotovoltaica na energia reativa e no fator de potência Mesquita, Vinícius Coscarelli Este trabalho analisa o desempenho e a influência da geração solar fotovoltaica sobre a energia reativa e o fator de potência em uma unidade consumidora do Grupo A4, inserida no Ambiente de Contratação Livre (ACL) e operando com sistema de geração do tipo \textit{Grid-Zero}. A partir de dados reais de consumo e geração referentes ao ano de 2025, fornecidos pela Câmara de Comercialização de Energia Elétrica (CCEE) e pelos inversores fotovoltaicos da própria instalação, foi realizada uma análise quantitativa e qualitativa do comportamento das variáveis elétricas ao longo do tempo, em diferentes escalas temporais. A metodologia envolveu a coleta, organização e processamento de dados de energia ativa, energia reativa, potência aparente e fator de potência, possibilitando a avaliação comparativa entre cenários com e sem geração fotovoltaica, bem como a estimativa dos impactos financeiros associados ao consumo de energia reativa excedente. Os resultados obtidos demonstraram que a geração fotovoltaica em modalidade \textit{Grid-Zero} provoca deterioração sistemática e recorrente do fator de potência durante os horários de geração solar, em razão da assimetria entre a redução da potência ativa efetiva vista pela rede e a manutenção da demanda reativa indutiva das cargas. No horário não solar, o fator de potência médio mensal manteve-se consistentemente acima do limite regulatório de 0,92, com valores entre 0,946 e 0,963, enquanto no horário solar os valores oscilaram entre 0,873 e 0,911, abaixo do limite em todos os meses analisados. O pior registro foi observado no dia 10 de agosto de 2025, um domingo, quando a proporção entre geração fotovoltaica e carga total atingiu 51,65\%, resultando em fator de potência mínimo de 0,724. A análise comparativa entre os cenários com e sem geração solar confirmou a responsabilidade direta do sistema fotovoltaico na ocorrência das penalidades tarifárias, com diferenças de até 0,187 pontos de fator de potência entre os cenários no horário de pico de geração. Os meses com dados válidos acumularam R\$~25.909,58 em penalidades por energia reativa excedente, com modelo de cálculo validado com aderência de 99,96\% aos valores efetivamente faturados. Como proposta de mitigação, foi dimensionado um banco de capacitores de 150~kVAr, selecionado a partir de análise iterativa que avaliou simultaneamente dois cenários de operação: banco automático, com desligamento nos períodos capacitivos, e banco fixo, permanentemente conectado à rede. A solução proposta da inserção do banco de capacitores de 150 kVAr demonstrou elevada efetividade, praticamente eliminando a energia reativa excedente em todos os meses analisados, com redução superior a 99,7\% nas penalidades e economia acumulada estimada de R\$~25.891,03 no período, correspondendo a uma economia média mensal de R\$~3.236,38. TCC (graduação) - Universidade Federal de Santa Catarina, Centro Tecnológico, Engenharia Eletrônica.

2026-07-14T00:00:00Z Almeida, Thiago Oliveira Rodrigues https://repositorio.ufsc.br/handle/123456789/274390 2026-07-16T14:40:42Z 2026-07-09T00:00:00Z

Desenvolvimento de relé de proteção inteligente para sistemas de potência Almeida, Thiago Oliveira Rodrigues Este trabalho apresenta o desenvolvimento de um protótipo de relé de proteção inteligente aplicado ao monitoramento e à proteção de transformadores em sistemas de potência. A arquitetura desenvolvida utiliza microcontroladores ESP32, sensores de tensão ZMPT101B, sensores de corrente ACS712, medição de temperatura por RTD PT100, condicionamento analógico, processamento digital de sinais e comunicação digital por Modbus TCP/IP. O protótipo realiza a aquisição de tensões, correntes e temperatura, permitindo o cálculo de grandezas utilizadas pelas funções de proteção, com destaque para valores eficazes e frequência. Foram implementadas e validadas logicamente as funções ANSI 50, 51, 59, 27, 26, 81U, 81O e 24, correspondentes às proteções de sobrecorrente instantânea, sobrecorrente temporizada, sobretensão, subtensão, proteção térmica por RTD, subfrequência, sobrefrequência e sobreexcitação. A validação das funções de proteção foi realizada por meio da simulação de valores de entrada via console serial, verificando os estados de pickup, trip e a atuação da saída geral de desligamento. Também foram realizados ensaios de bancada para validação das medições de tensão, corrente e temperatura, além da verificação da comunicação Modbus TCP/IP para disponibilização das grandezas medidas a um software externo. Os resultados obtidos indicam a viabilidade do protótipo como plataforma experimental e didática para estudo de aquisição de sinais, proteção digital e integração de IEDs TCC (graduação) - Universidade Federal de Santa Catarina, Centro Tecnológico, Engenharia Eletrônica.

2026-07-09T00:00:00Z Ferreira, Rafael Luiz https://repositorio.ufsc.br/handle/123456789/273941 2026-07-09T19:05:07Z 2026-06-30T00:00:00Z

Plataforma co-design hardware/software para reconfiguração de coeficientes em DSP e avaliação experimental Ferreira, Rafael Luiz Este trabalho apresenta o desenvolvimento de uma plataforma de co-design hardware/- software para reconfiguração de coeficientes de filtros digitais e validação experimental de blocos de processamento digital de sinais em uma arquitetura SoC-FPGA. A plataforma utiliza o HPS para executar programas em Python responsáveis pelo envio de coeficientes, amostras e comandos de controle, enquanto a FPGA executa os blocos de processamento em hardware. A comunicação entre software e hardware é realizada por meio de registradores mapeados em memória, permitindo a configuração dos filtros em tempo de execução sem a necessidade de ressíntese da lógica programável. Como prova de conceito, foram implementados filtros digitais FIR e IIR, além de um filtro adaptativo baseado no algoritmo NLMS para identificação de sistemas. Os filtros FIR e IIR foram configurados como passa-baixas, com frequência de corte em torno de 10 kHz, e avaliados a partir de um sinal do tipo sweep variando de 500 Hz a 20 kHz. Os resultados obtidos em FPGA apresentaram comportamento compatível com os modelos de referência implementados em Python, com taxas efetivas de comunicação entre aproximadamente 1,10 Mb/s e 1,25 Mb/s. Para o algoritmo NLMS, foram avaliadas plantas de referência com coeficientes aleatórios e coeficientes baseados em uma janela de Hamming, permitindo analisar a evolução do erro e a convergência dos coeficientes estimados. Os resultados demonstram que a plataforma desenvolvida permite validar experimentalmente filtros digitais reconfiguráveis e algoritmos adaptativos em uma arquitetura SoC-FPGA, combinando a flexibilidade do software com o paralelismo e a eficiência temporal do hardware.; This work presents the development of a hardware/software co-design platform for coefficient reconfiguration of digital filters and experimental validation of digital signal processing blocks in a SoC-FPGA architecture. The platform uses the HPS to execute Python programs responsible for sending coefficients, samples, and control commands, while the FPGA executes the processing blocks in hardware. The communication between software and hardware is performed through memory-mapped registers, allowing the filters to be configured at runtime without requiring resynthesis of the programmable logic. As a proof of concept, FIR and IIR digital filters were implemented, as well as an adaptive filter based on the NLMS algorithm for system identification. The FIR and IIR filters were configured as low-pass filters, with a cutoff frequency around 10 kHz, and evaluated using a sweep signal ranging from 500 Hz to 20 kHz. The results obtained using the FPGA showed behavior compatible with the reference models implemented in Python, with effective communication rates between approximately 1.10 Mb/s and 1.25 Mb/s. For the NLMS algorithm, reference plants with random coefficients and coefficients based on a Hamming window were evaluated, allowing the analysis of the error evolution and the convergence of the estimated coefficients. The results demonstrate that the developed platform enables the experimental validation of reconfigurable digital filters and adaptive algorithms in a SoC-FPGA architecture, combining software flexibility with the parallelism and temporal efficiency of hardware. TCC (graduação) - Universidade Federal de Santa Catarina, Centro Tecnológico, Engenharia Eletrônica.

2026-06-30T00:00:00Z